Intel, Samsung, TSMC Mendemonstrasikan Transistor Bertumpuk 3D
(spectrum.ieee.org)- Intel, Samsung, dan TSMC mengungkap kemajuan CFET di IEEE International Electron Devices Meeting, memperjelas roadmap generasi berikutnya yang menumpuk dua transistor untuk logika CMOS dalam satu struktur
- CFET adalah pendekatan yang menumpuk lebih tinggi struktur nanosheet (gate-all-around) setelah FinFET, lalu mengintegrasikan nFET dan pFET secara vertikal; komersialisasinya diperkirakan masih membutuhkan 7–10 tahun
- Intel menerapkan inverter CMOS di atas satu fin dan memakai backside power delivery untuk mengontak transistor bawah dari sisi bawah silikon, sehingga mengurangi kemacetan wiring, serta mencapai contacted poly pitch 60 nm
- Samsung menunjukkan CPP 48 nm dan 45 nm pada level perangkat individual, serta mengganti etsa basah dengan etsa kering untuk meningkatkan isolasi source dan drain pada pFET·nFET bertumpuk, menaikkan yield perangkat layak sebesar 80%
- TSMC juga mencapai pitch 48 nm yang bermakna secara industri, dan melalui lapisan SiGe dengan rasio germanium tinggi memungkinkan lapisan isolasi di antara perangkat atas dan bawah dibuat pada tahap proses yang lebih awal
Struktur transistor berikutnya yang dibidik CFET
- Dengan ketiga produsen chip terdepan sama-sama mendemonstrasikan CFET, rancangan prosesor masa depan yang hampir menggandakan kepadatan transistor mulai terbentuk
- CFET adalah singkatan dari complementary field-effect transistor, yaitu cara menumpuk dua jenis transistor yang dibutuhkan logika CMOS dalam satu struktur
- Industri chip sedang beralih dari FinFET, yang digunakan sejak 2011, ke nanosheet, atau transistor gate-all-around
- Pada FinFET, gate mengendalikan arus yang mengalir melalui fin silikon vertikal
- Pada perangkat nanosheet, fin dipotong menjadi beberapa ribbon, dan gate mengelilingi tiap ribbon
- CFET membuat tumpukan ribbon yang lebih tinggi, lalu memakai separuhnya untuk satu perangkat dan separuh sisanya untuk perangkat lain
- Seperti dijelaskan para engineer Intel di IEEE Spectrum pada Desember 2022, CFET membuat nFET dan pFET secara vertikal dalam satu proses terpadu
- Para pakar memperkirakan peluncuran komersial CFET baru terjadi 7–10 tahun lagi, tetapi masih banyak pekerjaan yang harus dilakukan sebelum siap
Intel: inverter dan pengurangan kemacetan wiring
- Intel adalah yang paling awal mendemonstrasikan CFET di antara ketiga perusahaan, dan pernah memamerkan versi awalnya di IEDM 2020
- Kali ini fokusnya pada penyempurnaan di sekitar inverter, rangkaian paling sederhana yang dibuat oleh CFET
- Inverter CMOS mengirim tegangan input yang sama ke gate dua perangkat dalam tumpukan, lalu menghasilkan nilai logika kebalikan dari input
- Marko Radosavljevic dari Intel mengatakan inverter dibuat di atas satu fin, dan pada skala maksimum ukurannya akan menjadi 50% dari inverter CMOS biasa
- Untuk menjadikan tumpukan dua transistor sebagai rangkaian inverter nyata, diperlukan wiring (interconnect), dan wiring ini dapat menggerus keuntungan area
- Intel menyederhanakan rangkaian dengan mengontak transistor bawah dari sisi bawah silikon, bukan dari sisi atas
- Pendekatan ini memakai teknologi backside power delivery yang ingin diterapkan Intel pada akhir tahun tersebut
- Teknologi ini memungkinkan wiring ditempatkan baik di atas maupun di bawah permukaan silikon
- Contacted poly pitch, atau CPP, dari inverter yang dihasilkan adalah 60 nm
- CPP adalah metrik kepadatan yang setara dengan jarak minimum dari satu gate transistor ke gate berikutnya
- CPP chip node 5 nm saat ini sekitar 50 nm
- Struktur juga disesuaikan untuk memperbaiki karakteristik listrik
- Jumlah nanosheet per perangkat ditingkatkan dari 2 menjadi 3
- Jarak antara dua perangkat dikurangi dari 50 nm menjadi 30 nm
- Digunakan geometri yang lebih baik untuk menghubungkan sebagian perangkat
Samsung: CPP lebih kecil dan proses isolasi
- Samsung menunjukkan hasil CPP 48 nm dan 45 nm, lebih kecil dari 60 nm milik Intel, tetapi ini pada level perangkat individual, bukan inverter lengkap
- Pada prototipe CFET Samsung yang lebih kecil, ada sebagian penurunan performa tetapi tidak besar, dan para peneliti menilai hal itu dapat diatasi lewat optimalisasi proses manufaktur
- Tantangan utama Samsung adalah isolasi listrik source·drain pada perangkat pFET dan nFET yang ditumpuk
- Jika isolasinya tidak memadai, arus bocor muncul pada perangkat yang oleh Samsung disebut 3D stacked FET, atau 3DSFET
- Samsung mengganti tahap etsa kimia basah dengan jenis baru etsa kering, dan perubahan ini meningkatkan yield perangkat layak sebesar 80%
- Seperti Intel, Samsung juga mengontak bagian bawah perangkat dari sisi bawah silikon untuk menghemat ruang
- Namun Samsung hanya memakai 1 nanosheet untuk tiap perangkat yang dipasangkan
- Intel memakai 3 nanosheet pada tiap perangkat
- Para peneliti Samsung menilai peningkatan jumlah nanosheet akan meningkatkan performa CFET
TSMC: pitch 48 nm dan cara pembentukan lapisan isolasi
- Seperti Samsung, TSMC juga mencapai pitch 48 nm yang bermakna secara industri
- Ciri perangkat TSMC adalah cara membentuk lapisan dielektrik yang mengisolasi perangkat atas dan bawah
- Umumnya, nanosheet dibentuk dari lapisan silikon dan silikon-germanium yang ditumpuk bergantian
- Pada tahap proses yang sesuai, etsa khusus silikon-germanium menghilangkan material tersebut
- Dalam proses ini, nanowire silikon dilepaskan
- TSMC memakai SiGe dengan rasio germanium yang tidak biasa tingginya pada lapisan yang akan mengisolasi dua perangkat satu sama lain
- Lapisan ini dapat dietsa lebih cepat daripada lapisan SiGe lainnya
- Hasilnya, lapisan isolasi dapat dibuat beberapa tahap sebelum nanowire silikon dilepaskan
Tantangan yang masih tersisa
- CFET menargetkan keuntungan area dengan mengintegrasikan dua perangkat untuk logika CMOS secara vertikal, tetapi pada rangkaian nyata kemacetan wiring dapat mengurangi keuntungan itu
- Pendekatan Intel, Samsung, dan TSMC sama-sama menangani detail manufaktur seperti kontak perangkat bertumpuk, isolasi, jumlah nanosheet, dan pengecilan pitch
- Ketiga perusahaan menunjukkan capaian pada tahap demonstrasi, tetapi CFET belum menjadi produk komersial dan lebih dekat sebagai tahap evolusi berikutnya dalam roadmap
- Karena perkiraan waktu komersialisasinya 7–10 tahun lagi, CFET diperlakukan bukan sebagai pengganti langsung untuk transisi proses saat ini, melainkan kandidat jangka panjang untuk scaling CMOS
1 komentar
Opini Hacker News
Menyenangkan mengikuti industri ini sejak lama sebagai penonton yang penuh rasa ingin tahu
Sesekali, setiap kali Hukum Moore tampak menabrak dinding, ada pakar yang melihat akhir sudah dekat, ada yang bilang sudah mati karena harga per transistor sudah naik, dan ada pula yang mengatakan karena batas fisika, setelah X nm kita tidak bisa mendekati Y
Sebaliknya, ada juga klaim bahwa Intel selama 10 tahun terakhir pada dasarnya terlena dalam monopoli lalu dibuat lengah oleh kemampuan litografi ultraviolet ekstrem TSMC, sementara orang seperti Jim Keller yang benar-benar paham manufaktur mengatakan kita masih jauh dari batas fundamental dan masih bisa berharap setidaknya ada peningkatan 1000 kali ke depan
Sepertinya jarang ada bidang yang selama puluhan tahun terus mencatat pertumbuhan luar biasa konsisten, tetapi prospeknya naik-turun seperti roller coaster begini
Karena itu, semakin banyak silikon harus berada dalam kondisi “dark”, dimatikan dayanya, dan hanya dipakai untuk pekerjaan akselerasi yang jarang. Selain itu, pada proses terbaru hampir tidak ada perbaikan pada ukuran sel SRAM yang dipakai untuk register file dan cache
Ke depannya, cache per core akan relatif lebih kecil, dan untuk menutupinya sebagian, eDRAM di on-die atau di chiplet terpisah mungkin ditambahkan sebagai lapisan L4 yang lebih lambat
Pembahasannya adalah “terlalu mahal untuk mempertahankan proses baru setiap 2 tahun, jadi node X tidak akan bisa dilakukan”. Pada era smartphone setelah iPhone, termasuk tablet, sekitar 2 miliar komputer saku tambahan dikirim setiap tahun, 5 kali lebih besar daripada proyeksi paling optimistis model PC tradisional sebesar 400 juta unit/tahun
Bahkan tanpa menghitung pasar server, jaringan, GPU, dan AI, berdasarkan jumlah transistor serta pendapatan dan laba, total pasar yang dapat dijangkau secara keseluruhan menjadi setidaknya 10 kali lebih besar dari proyeksi lama, dan berkat itu kita bisa bergerak dari 22nm ke 3nm, lalu ke 2nm dan 1.4nm. Saya pikir 1nm pada 2030 juga mungkin
Sebaliknya, proyeksi biaya untuk proses berikutnya, misalnya 2nm atau 1.4nm, selalu dipatok lebih tinggi daripada kenyataannya. Dalam manajemen proyek besar, memang lebih baik memperkirakan lebih besar untuk berjaga-jaga terhadap kejadian seperti Intel 10nm, tetapi TSMC setiap kali mengeksekusinya dengan sangat baik
Karena itu muncul ketidakcocokan proyeksi di kedua sisi, dan “sinyal jelas bahwa kemajuan sudah berakhir” terus-menerus terbukti salah
Angka “peningkatan 1000 kali” terus beredar, tetapi itu adalah nilai saat Jim Keller membandingkan proses Intel 14nm waktu itu, kira-kira dekat dengan TSMC N10, dengan batas fisika hipotetis. Di 3nm, kita sudah menempuh setidaknya 4 kali lipat, dan bergantung cara mengukurnya, pada 2030 bisa turun hingga kurang dari 100 kali
Arus AI mungkin bisa mendorong hingga sekitar 2035, tetapi belum ada kategori produk baru seperti iPhone. Server hyperscaler juga sudah begitu besar sehingga laju pertumbuhannya melambat
Pada akhirnya biaya pengembangan proses terdepan harus diturunkan secara besar-besaran, dan secara pribadi saya berharap pada AI/software, serta tetap perlu produk yang memperbesar total pasar yang dapat dijangkau. Mobil otonom mungkin akhirnya menjadi kenyataan pada 2030-an, tetapi saya cukup skeptis
Mungkin ada sedikit kontrak eksklusif, tetapi melihat struktur kepemilikannya, sepertinya dampaknya tidak akan besar dalam jangka panjang. Selama ada kemauan mengeluarkan uang untuk proses baru, teknologinya juga akan didapat
Software masih bisa cukup banyak dikerjakan sebagai “hobi”, tetapi bidang ini sama sekali tidak begitu
Ini masa yang menarik. Menurut saya poin menariknya di sini adalah perangkat ini memiliki device pitch 48~50nm
Artinya, sekalipun transistor kecil pada bidang XY, lebar pitch-nya jauh lebih besar daripada “5nm” atau “3nm”. Orang yang paham produksi chip akan mengerti, tetapi orang yang tidak mendalaminya mudah keliru mengira transistor bisa ditempatkan dengan jarak 5nm satu sama lain
Dari sudut pandang densitas, sepertinya jumlah total transistor pada area yang sama hanya bertambah sekitar 30~40%
Melihat desain inverter Intel, jika bersedia menggandakan kedalamannya, sepertinya bisa dibuat sel DRAM yang cukup padat. Chiplet berisi memori ECC DDR 8GB bisa berguna baik untuk prosesor maupun struktur FPGA kelas atas
Sistem kelas atas sudah memiliki chiplet DRAM bertumpuk, tetapi sejauh ini hampir tidak terlihat di luar GPU, dengan MI300A sebagai pengecualian yang mendekati
Ini pertanyaan umum tentang semikonduktor: mengapa fokusnya begitu besar pada kepadatan transistor, alih-alih biaya produksi, yaitu jumlah komputasi per dolar?
CPU tidak terlalu besar. CPU di komputer saya pun, kalau dilihat dari volume, mungkin hanya beberapa sendok makan. Kalau begitu, jika komputasinya tersebar luas, apakah itu jadi kurang berguna, misalnya karena kecepatan komunikasi?
Namun jika dipakai secara rutin, biaya listrik pada akhirnya akan menggerus penghematan dibanding mendapatkan performa komputasi yang sama dari satu CPU modern
Jadi cara terbaik untuk memaksimalkan nilai dalam semikonduktor adalah memungkinkan miniaturisasi
Hanya saja hal ini jarang terdengar, bahkan di media umum maupun media teknik. Kebanyakan produsen dan perancang melihat daya, performa, area, dan biaya, yaitu kurva PPAC, untuk mencari titik desain yang optimal
Dalam masalah menyebarkannya secara luas, unit produksinya bukan wafer, melainkan bidang eksposur kira-kira 25×35mm. Secara praktis sulit menyebarkannya jauh lebih luas dari itu, dan meski sampai batas tertentu bisa dilakukan dengan field stitching, biayanya sangat mahal
Jika dibuat kurang padat, clock bisa dibuat lebih tinggi, tetapi jumlah core per mm² berkurang
AMD mengambil kedua pendekatan itu: mereka akan memasukkan core Zen 4C yang lebih lambat dan ditempatkan rapat bersama core Zen 4 yang lebih cepat dan boost ke frekuensi tertinggi dalam CPU hybrid
Ini juga berlaku untuk chip kecil, dan desain sering kali menangani komponen yang rusak, tetapi sebaiknya jumlah cacat per chip tetap diminimalkan
Mungkin saya melewatkan sesuatu, tetapi bukankah panas menjadi masalah yang lebih besar?
Saat ini pun kita memakai solusi pendinginan yang cukup kuat untuk mengeluarkan panas dari permukaan chip yang relatif tipis. Jika chip menjadi lebih seperti kubus, bagaimana bagian dalamnya didinginkan?
Die CPU dioptimalkan untuk didinginkan dari satu sisi. Mungkin suatu hari soket, motherboard, dan heat spreader bisa berubah untuk mendinginkan kedua sisi CPU
Meski mungkin tidak. Saya tidak terpikir solusi yang setengah realistis untuk mengintegrasikan susunan pin dan heat spreader sekaligus
Di perangkat penyimpanan, transisi dari NAND 2D MLC dan TLC ke tumpukan 3D TLC, lalu ke penyimpanan bit lebih tinggi yang lebih mengerikan, menimbulkan interferensi yang benar-benar mengurangi umur memori
Saat membaca sel, tegangannya mengubah status sel tetangga, dan untuk mempertahankan status itu harus dipaksa ditulis ulang, sehingga sekadar membaca data pun mengurangi umur disk. Pada akhirnya mereka menjual barang yang buruk
Sepemahaman saya yang terbatas, ini bisa diselesaikan dengan memakai lebih banyak luas permukaan agar jalur yang melewati stack vertikal dibuat lebih berjauhan. Luas permukaannya menjadi mirip desain 2D, tetapi kompleksitasnya lebih besar
Namun saya juga membaca makalah[1] yang mencoba meredakan masalah dengan menambahkan latensi, bukan menyelesaikannya
Jadi ketika melihat kabar tentang penumpukan prosesor, saya jadi penasaran ketidaknyamanan apa yang akan dialami pengguna akhir pada prosesor yang dibuat dengan teknologi seperti ini. Misalnya keandalan komputasi atau kerentanan
Kata “kerentanan” itu murni imajinasi dan spekulasi saya, dan saya sedang membayangkan masalah prefetch di level transistor. Jika di masa depan hal seperti itu benar-benar terungkap, pabrikan mungkin akan memasukkan perbaikan seperti menambah latensi secara acak atau tindakan lain, lalu berkata “kami tidak tahu hal seperti ini mungkin terjadi saat desain dibuat”, dan mengembalikan performa komputasi ke level 10 tahun lalu
Tentu saja keandalan komputasi juga masalah. Apakah hal seperti ini dikelola agar dihindari? Kalau tidak, saya tinggalkan komentar ini untuk pengadilan di masa depan
[1] [2021] doi.org/10.1145/3445814.3446733 (use sci-hub)
[2] [2018] doi.org/10.1145/3224432 https://people.inf.ethz.ch/omutlu/pub/3D-NAND-flash-lifetime...
Hal-hal seperti itulah yang diperbaiki dan diakali dengan baik oleh perusahaan seperti Micron atau Samsung ketika merilis dan menskalakan proses Xnm untuk teknologi penyimpanan tertentu, dan karena itu mereka lebih baik daripada pesaingnya
Intel, TSMC, GloFo, dan lainnya bisa membeli semua peralatan EUV generasi terbaru dari ASML kalau mau. Meski begitu, dalam proses logika TSMC selalu satu node lebih maju, dan dalam penyimpanan Micron serta Samsung yang menang
Itu karena masing-masing sangat menyempurnakan masalah dan bagian-bagian rumit yang muncul saat mengecilkan desain tertentu hingga makin mendekati tingkat sub-nm. Perusahaan lain tidak bisa melakukannya semudah itu
Jika manufaktur silikon tercanggih hanya soal memiliki peralatan ASML terbaru, ASML pasti akan memonopoli peralatan itu, terintegrasi secara vertikal, membuat sendiri chip tercanggih, lalu menjualnya sebagai bisnis sampingan
Sepertinya Anda sedang bicara tentang kualitas arbitrer seperti “ingin menulis ulang triliunan kali”, tetapi itu tidak relevan untuk 99,9% kasus penggunaan
Dengan harga yang sama, menurut saya drive 4TB yang bisa ditulis ulang 1000 kali jauh lebih baik daripada drive 256GB yang bisa ditulis ulang 1 juta kali
Menurut wiki fandom Terminator, CPU terutama dimodelkan dan dirancang di komputer dengan paket pemrograman 3D canggih, dan pengujian simulasi dapat dilakukan secara real-time atau dengan kecepatan dipercepat
Kisi kubus pada struktur CPU prototipe mengisyaratkan hypercube, yaitu kubus berdimensi lebih dari tiga
Dalam desain komputer, hypercube digunakan sebagai metode koneksi fisik untuk meminimalkan jarak komunikasi efektif dan latensi antarprosesor ketika struktur koneksi logis yang diperlukan oleh perangkat lunak yang akan dijalankan belum dapat diketahui sebelumnya
Ini menopang kemampuan Neural Net untuk belajar, beradaptasi, dan membangun struktur koneksi logis baru
Hasil realistis apa yang bisa diharapkan dari teknologi ini? Ada yang tahu?
CFET adalah teknologi yang sangat realistis dan sudah ada di roadmap semua fab terdepan. Sama seperti FinFET generasi saat ini atau GAAFET 1–2 tahun lagi, pada dasarnya ia melakukan hal yang sama seperti teknologi chip generasi sebelumnya, hanya saja lebih baik
Kalau masih berupa kanal GAA, apakah panjang kanalnya sama dengan node 3nm terbaru?
Bukan Intel, Samsung, atau TSMC, tetapi startup kecil www.thruchip.com juga melakukan penumpukan 3D 10 tahun lalu
https://web.stanford.edu/class/ee380/Abstracts/141022-slides...
https://www.theregister.com/2014/02/21/thruchip_communicatio...
Saya penasaran apakah chip yang bersebelahan juga bisa dikopel dengan cara yang sama. Bisa dibilang 2.5D justru lebih penting daripada penumpukan
Bagaimana dengan panas pada chip seperti ini? Mengapa tidak meleleh?
Pasokan daya dari sisi belakang adalah peningkatan yang cukup penting dari sisi daya, dan memengaruhi baik penyaluran daya maupun pendinginan