Intel, Samsung, TSMC mendemonstrasikan transistor susun 3D

Intel, Samsung, TSMC mendemonstrasikan transistor susun 3D

• Pada konferensi IEEE International Electron Devices Meeting minggu ini, TSMC memperkenalkan CFET (Complementary FET) yang menumpuk logika yang diperlukan untuk chip CMOS.
• CFET adalah tahap berikutnya dalam roadmap Hukum Moore, dan Intel, Samsung, serta TSMC semuanya telah mendemonstrasikan bahwa mereka dapat membuat teknologi ini.

Opini GN⁺

• Artikel ini menunjukkan bahwa para pemimpin industri semikonduktor terus mencapai kemajuan teknologi sambil tetap mengikuti Hukum Moore.
• CFET, teknologi transistor susun 3D, memiliki potensi untuk meningkatkan performa dan efisiensi chip, sehingga menjadi kabar menarik bagi mereka yang tertarik pada perkembangan teknologi.
• Kemajuan teknologi semacam ini diperkirakan akan berkontribusi pada peningkatan performa berbagai perangkat elektronik seperti smartphone, komputer, dan data center, yang dapat berdampak langsung pada kehidupan sehari-hari.

[GN⁺]

Opini Hacker News

• Menarik menjadi pengamat yang penasaran di industri ini selama bertahun-tahun. Kadang-kadang Hukum Moore tampak menabrak hambatan, dan sebagian pakar melihat ini sebagai sinyal jelas bahwa batasnya telah tercapai, sementara yang lain berpendapat Hukum Moore sudah mati karena harga per transistor sudah naik. Ada juga yang melihatnya sebagai batas fisik, bahwa di bawah nanometer tertentu hal itu mustahil. Ada pula klaim bahwa Intel menikmati posisi yang nyaris monopoli selama 10 tahun terakhir dan menjadi malas, lalu terkejut oleh teknologi ultraviolet TSMC. Sebaliknya, orang seperti Jim Keller yang benar-benar tahu bagaimana "sosis dibuat" dengan antusias mengatakan bahwa kita sama sekali belum mendekati batas fundamental besar apa pun, dan bahwa kita masih bisa mengharapkan peningkatan setidaknya 1000x dalam beberapa tahun ke depan. Bagaimanapun juga, sangat menarik melihat bidang yang terus bertumbuh selama beberapa dekade sementara prediksi tentangnya berayun seperti roller coaster.
• Salah satu hal menarik di sini adalah adanya "device pitch" 48 - 50nm, yang berarti transistor memang kecil pada bidang XY tetapi memiliki lebar pitch yang jauh lebih besar daripada "5nm" atau "3nm". Orang yang akrab dengan produksi chip mengetahui hal ini, tetapi mereka yang tidak punya pemahaman mendalam tentang produksi chip sering salah paham dan mengira transistor bisa ditempatkan dengan jarak 5nm. Dari sisi densitas, jumlah total transistor dalam ruang yang sama bisa meningkat sekitar 30 - 40%. Jika melihat desain inverter Intel, tampaknya dimungkinkan membuat sel DRAM yang sangat ringkas bila ada kemauan untuk menggandakan kedalamannya. Chiplet dengan memori ECC DDR 8GB akan berguna untuk prosesor mereka dan arsitektur FPGA kelas atas.
• Pertanyaan umum tentang semikonduktor: mengapa tidak ada penekanan yang lebih besar pada biaya produksi (komputasi/dolar) dibanding densitas transistor? CPU tidak terlalu besar. CPU di komputer saya mungkin hanya seukuran beberapa sendok. Jadi, jika komputasi tersebar lebih luas, apakah itu menjadi kurang berguna, misalnya karena kecepatan komunikasi?
• Mungkin ada yang saya lewatkan di sini, tetapi bukankah masalah panas akan menjadi lebih besar? Saat ini kita punya solusi pendinginan yang cukup kuat untuk membuang panas dari permukaan chip yang relatif tipis. Jika chip menjadi lebih tiga dimensi, bagaimana cara mendinginkan bagian dalamnya?
• Dalam penyimpanan, saat berpindah dari NAND 2D MLC dan TLC ke penumpukan 3D TLC (dan bit yang lebih tinggi yang mengerikan), diperkenalkan gangguan yang benar-benar memperpendek siklus hidup memori. Saat membaca sel, tegangan dapat mengubah keadaan sel yang berdekatan, sehingga harus dipaksa ditulis ulang untuk mempertahankan statusnya; akibatnya, membaca data justru memperpendek umur disk. Kita dijual produk yang buruk. Dari sedikit yang saya pahami tentang masalah ini, hal itu akan diselesaikan dengan menggunakan lebih banyak luas permukaan untuk memisahkan jalur yang melewati tumpukan vertikal. Ini akan setara dengan luas permukaan desain 2D tetapi dengan kompleksitas yang lebih besar. Meski begitu, saya pernah membaca makalah[1] yang mencoba mengurangi masalah ini (bukan menyelesaikannya) dengan menambahkan latensi. Jadi sekarang saya membaca berita tentang prosesor ini dan bertanya-tanya ketidaknyamanan apa yang akan dialami pengguna akhir akibat prosesor yang dibuat dengan teknologi seperti ini. Misalnya dalam keandalan komputasi, kerentanan, dan sebagainya. Saya membayangkan masalah prefetch pada level transistor dan menuliskan kerentanan ini (murni imajinasi dan spekulasi saya), karena jika hal seperti ini benar-benar terjadi di masa depan, saya bisa membayangkan pabrikan merilis patch yang secara sewenang-wenang menambah latensi atau memperkenalkan hal lain yang mengembalikan performa komputasi ke 10 tahun lalu. Dan tentu saja, ada keandalan komputasi. Apakah langkah-langkah sedang diambil untuk menghindari semua ini? Jika tidak, saya tinggalkan komentar ini di sini untuk pengadilan masa depan.
• Saat kita tidak bisa lagi memperbesar chip secara horizontal, kita mulai menumpuk transistor secara vertikal. Rasanya seperti menemukan kembali gedung pencakar langit.
• Startup kecil thruchip.com sudah melakukan 3D stacking 10 tahun lalu.
• Apa hasil nyata di dunia nyata yang bisa kita harapkan dari teknologi ini? Ada yang tahu?
• Karena ini masih channel GAA, apakah panjang channel-nya sama seperti node 3nm terbaru?
• Apakah ini akan meningkatkan GHz, atau hanya menambah jumlah core?