Kembalinya CPU: Prospek pasar CPU pusat data pada 2026

• Permintaan eksplosif untuk reinforcement learning dan penalaran AI agentik kembali mengangkat peran CPU di pusat data, memicu perubahan pada arus investasi yang sebelumnya berpusat pada GPU
• Intel mengalami lonjakan permintaan CPU server yang tak terduga pada akhir 2025 dan sedang mengalihkan wafer PC ke server sambil memperluas investasi fasilitas foundry pada 2026
• AMD Venice memperkenalkan CCD Zen6c 256-core dan jaringan mesh berbasis proses N2 TSMC, sehingga diperkirakan akan memperlebar jarak dengan Intel baik dalam performa maupun efisiensi daya
• Kubu CPU ARM buatan hyperscaler sendiri seperti NVIDIA, AWS, Microsoft, Google, dan ARM mulai berkembang serius, sehingga struktur dominasi eksklusif x86 cepat terurai
• Termasuk Huawei Kunpeng 950, tahun 2026 akan menjadi tahun persaingan yang belum pernah terjadi sebelumnya ketika semua vendor merilis CPU generasi baru secara bersamaan

---

Perubahan dan evolusi peran CPU di pusat data

• Dari era PC hingga era dot-com

  • Peningkatan performa prosesor PC pada 1990-an memunculkan permintaan untuk menggantikan mainframe dan workstation, dan Intel memasuki pasar server dengan Pentium Pro (1995) serta merek Xeon (1998)
  • Pada era internet 2000-an, seiring meluasnya Web 2.0, e-commerce, dan smartphone, CPU pusat data tumbuh menjadi pasar bernilai miliaran dolar
  • Setelah persaingan GHz berakhir, inovasi desain seperti CPU multicore, integrasi memory controller (AMD), dan koneksi langsung PCIe mulai berkembang
  • SMT (Simultaneous Multi-Threading) diadopsi oleh Intel dan AMD, meningkatkan performa pemrosesan paralel

• Era hyperscaler virtualisasi dan cloud computing

  • Pada akhir 2000-an, kemunculan public cloud seperti AWS menggeser model dari CapEx ke OpEx, lalu berkembang hingga serverless computing (seperti AWS Lambda)
  • Virtualisasi hardware CPU menjadi fondasi inti cloud, memungkinkan hypervisor (seperti VMware ESXi) menjalankan banyak VM independen pada satu CPU
  • Kerentanan Spectre dan Meltdown pada 2018 memunculkan kebutuhan untuk menonaktifkan SMT, yang menyebabkan penurunan performa hingga 30%
    • Serangan yang memanfaatkan fitur branch prediction menjadikan ancaman keamanan cloud sebagai kenyataan

• Era integrasi AI GPU dan CPU

  • Dalam lima tahun sebelum peluncuran ChatGPT (November 2022), Intel mengirimkan lebih dari 100 juta CPU Xeon Scalable
  • Pelatihan dan inferensi model AI dijalankan 100 hingga 1000 kali lebih efisien pada unit vektor skala besar GPU dan Tensor Core
  • Dibanding GPU, performa komputasi matriks CPU sangat rendah sehingga turun menjadi peran pendukung, sementara alokasi daya diprioritaskan ke GPU
  • Pemanfaatan CPU terbelah menjadi dua:
    • Head node: memasok dan mengelola data untuk GPU, membutuhkan performa core tinggi, cache besar, dan memori bandwidth tinggi (NVIDIA Grace, Venice+MI455X, Graviton5+Trainium3, dll.)
    • Integrasi socket cloud-native: untuk memaksimalkan efisiensi daya, server lama diganti dengan CPU terbaru pada rasio lebih dari 10:1, dan jutaan server Intel Cascade Lake yang dibeli pada masa COVID kini dipensiunkan

• Era reinforcement learning dan agentik

  • Di pusat data "Fairwater" milik Microsoft untuk OpenAI, gedung CPU dan storage 48 MW mendukung klaster GPU 295 MW, dengan puluhan ribu CPU digunakan untuk memproses data skala petabyte
  • Dalam lingkungan reinforcement learning (RL), CPU dalam jumlah besar dibutuhkan untuk kompilasi kode, verifikasi, interpretasi, dan penggunaan tool guna mengeksekusi tindakan yang dihasilkan model serta menghitung reward
    • Karena laju peningkatan performa GPU jauh melampaui CPU, rasio daya CPU terhadap GPU pada generasi Rubin berpotensi melebar menjadi 1:6 atau lebih
  • Model RAG dan model agentik melakukan pemanggilan API, pencarian internet, dan query database dalam skala besar, sehingga permintaan untuk CPU general-purpose melonjak
  • AWS dan Azure sedang membangun dalam jumlah besar server x86 dan CPU internal mereka sendiri, yaitu Graviton dan Cobalt
  • Laboratorium riset frontier AI menghadapi kekurangan CPU untuk pelatihan RL, dan kini bersaing langsung dengan penyedia cloud untuk mengamankan server x86 general-purpose
  • Intel sedang meninjau kenaikan harga Xeon akibat habisnya stok yang tak terduga, sambil mengamankan tool produksi tambahan
  • AMD memperluas kapasitas pasokan dan memperkirakan TAM CPU server pada 2026 akan tumbuh "dua digit yang kuat"

Sejarah interkoneksi CPU multicore

• Desain crossbar awal dan keterbatasannya

  • Pada dual-core awal (Intel Pentium D, AMD Athlon 64 X2, 2005), koneksi berbasis FSB (Front Side Bus) atau NoC on-die
  • Pendekatan crossbar membuat jumlah koneksi melonjak saat jumlah core bertambah (2 core=1, 4 core=6, 6 core=15, 8 core=28), sehingga 4 core menjadi batas praktis
  • AMD Istanbul (2009) diperluas ke crossbar 6-way, Magny-Cours (2010) menjadi dual-die 12 core, dan Interlagos ke 16 core

• Arsitektur ring bus Intel

  • Intel memperkenalkan ring bus pada Nehalem-EX (2010), mengintegrasikan 8 core dalam satu die bersama IMC dan link QPI
  • Ring berputar ganda dua arah mengurangi latensi dan kemacetan, tetapi latensi akses antarkore tidak seragam (NUMA)
  • Ivy Bridge-EX: mencapai 15 core dengan tata letak 3 kolom 5 baris dan 3 "ring virtual"
  • Haswell/Broadwell: dual ring bus independen untuk 18~24 core, tetapi saat melewati buffered switch antarring timbul latensi di atas 100ns
    • Konfigurasi "Cluster on Die" memungkinkan pemisahan menjadi 2 node NUMA

• Arsitektur mesh Intel

  • Pada 2016, Intel memperkenalkan interkoneksi mesh di Xeon Phi "Knights Landing", lalu memperluasnya ke Skylake-X Xeon Scalable (28 core) pada 2017
  • Dengan susunan grid 2D, core, irisan cache L3, PCIe IO, IMC, dan akselerator ditempatkan di tiap mesh stop
  • Mode Sub-NUMA Clustering(SNC) membagi mesh menjadi kuadran untuk menurunkan latensi rata-rata
  • Skylake-X: mesh 6x6, clock mesh 2,4GHz, mencapai latensi rata-rata yang mirip dengan dual ring Broadwell
  • Ice Lake: dengan transisi ke 10nm, diperluas ke mesh 8x7 hingga 40 core (batas reticle)

• Mesh terdistribusi melalui EMIB

  • Sapphire Rapids: pada node Intel 7, die monolitik tunggal mentok di 34 core, dengan tambahan AMX engine yang memperbesar area core
    • Dengan advanced packaging EMIB, 4 die dihubungkan untuk membentuk mesh 8x12 dan mencapai 60 core (sekitar 1600mm² silikon)
    • Latensi rata-rata core-to-core memburuk dari 47ns (Skylake) menjadi 59ns
    • Cache L2 privat setiap core ditingkatkan menjadi 2MB (total L2 > L3: 120MB vs 112.5MB)
    • Mengalami penundaan bertahun-tahun hingga stepping E5, semula dijadwalkan 2021 tetapi dirilis awal 2023
  • Emerald Rapids (akhir 2023): jumlah die dikurangi menjadi 2, core menjadi 66 (maksimum 64 core aktif), dan cache L3 hampir dilipatgandakan tiga kali menjadi 320MB

• Desain terdistribusi heterogen Xeon 6

  • Pada platform Xeon 6 tahun 2024, I/O dan komputasi dipisahkan secara heterogen: die I/O memakai Intel 7, die komputasi memakai Intel 3
  • Dapat mencampur konfigurasi Granite Rapids ber-P-core dan Sierra Forest ber-E-core
  • Granite Rapids-AP Xeon 6900P: 3 die komputasi membentuk mesh 10x19, 132 core (maksimum 128 core aktif)
  • Sierra Forest: 4 E-core dikelompokkan menjadi satu klaster, menghasilkan 144 core pada mesh 8x6, tetapi adopsinya terbatas karena hyperscaler sudah memakai CPU AMD dan ARM buatan sendiri
    • Sierra Forest-AP dual-die 288 core (Xeon 6900E) hanya diproduksi dalam volume kecil

• Keterbatasan Clearwater Forest

  • Xeon 6+ Clearwater Forest-AP: dengan hybrid bonding Foveros Direct dari Intel, die core 18A ditumpuk di atas base die Intel 3, mencapai 288 core
  • Desain kompleks yang terdiri dari 12 die komputasi berisi 24 core
  • Karena masalah integrasi Foveros Direct, tertunda dari H2 2025 ke H1 2026
  • Bandwidth akses ke L3 dan mesh pada base die hanya 35GB/s per klaster 4 core
  • Meski berjarak 2 tahun, peningkatan performa dibanding Sierra Forest hanya 17% untuk jumlah core yang sama
  • Dalam pengumuman hasil Q4 2025, Intel nyaris tidak menyinggung Clearwater Forest, sehingga kemungkinan lebih digunakan sebagai kendaraan pembelajaran yield Foveros Direct ketimbang untuk produksi volume tinggi

Arsitektur interkoneksi AMD Zen

• EPYC Naples (2017)

  • Produk kembalinya AMD ke data center ini mencapai 32 core dengan MCM yang terdiri dari 4 die "Zeppelin"
  • Tiap die memiliki 2 CCX (4 core+8MB L3, terhubung via crossbar), dengan link antardie Infinity Fabric on Package(IFOP)
  • Karena tidak ada cache L3 terpadu dan terdapat banyak domain NUMA (Intra-CCX, Inter-CCX, Die-to-die, Inter-Socket), variasi latensinya besar
  • Intel sempat mengejeknya sebagai "4 die desktop yang direkatkan", tetapi ini adalah desain yang efisien sumber daya dari tim kecil

• Evolusi generasi setelah EPYC Rome (2019)

  • Rome: 8 CCD 8 core ditempatkan mengelilingi die I/O pusat; CCD memakai TSMC N7, die I/O memakai GlobalFoundries 12nm
    • Semua komunikasi antarcCCX menggunakan link GMI yang melewati die I/O, sehingga secara fungsional menjadi 16 node NUMA 4 core
  • Milan (2021): ukuran CCX diperbesar menjadi 8 core dan mengadopsi ring bus, sambil memakai ulang die I/O milik Rome
  • Genoa (2022): 12 CCD, Turin (2024): hingga 16 CCD untuk 128 core (EPYC 9755), ditingkatkan ke DDR5 dan PCIe5
  • Keunggulan utama desain chiplet: dengan satu tape-out CCD saja, AMD bisa membentuk seluruh lini jumlah core, sekaligus unggul dalam yield dan kecepatan peluncuran berkat die kecil
  • Dengan varian core kompak Zen 4c/Zen 5c, Bergamo (Zen 4c) dan Turin-Dense (192 core) juga ditawarkan pada platform yang sama

Arsitektur Intel Diamond Rapids

• Struktur dengan 4 die CBB (Core Building Block) mengelilingi 2 die IMH (I/O and Memory Hub), secara tampilan mirip dengan desain AMD
• Di dalam tiap CBB, 32 modul dual-core (DCM) dibuat dengan Intel 18A-P dan di-hybrid bonding ke base die Intel 3-PT
  • Kedua core berbagi cache L2 yang sama, desain yang mengingatkan pada generasi Dunnington 2008
• Total 256 core, tetapi untuk SKU mainstream diperkirakan hanya hingga 192 core yang diaktifkan
• Die IMH: DDR5 16-channel, PCIe6 (mendukung CXL3), akselerator jalur data Intel (QAT, DLB, IAA, DSA)
• Alih-alih EMIB, koneksi antardie dilakukan melalui trace jarak jauh di atas substrat paket, sehingga tiap CBB bisa mengakses kedua IMH secara langsung
  • Namun, latensi lintas-CBB diperkirakan akan memburuk secara signifikan

• Masalah penghapusan SMT

  • Setelah Spectre/Meltdown, Intel menghapus SMT dari P-core, mulai diterapkan pada Lion Cove klien tahun 2024
  • Karena throughput maksimum sangat penting di data center, ini menjadi kelemahan serius bagi Diamond Rapids
  • Dibanding Granite Rapids saat ini yang menawarkan 128 core/256 thread, Diamond Rapids 192 core/192 thread diperkirakan hanya memberi sekitar 40% peningkatan performa
  • Platform Diamond Rapids-SP mainstream 8-channel dibatalkan sepenuhnya, sehingga pasar ini tidak akan mendapat generasi baru setidaknya hingga 2028
    • Akibatnya, Intel berisiko kehilangan pasar CPU komputasi umum yang dibutuhkan untuk penggunaan alat AI dan penyimpanan konteks

Arsitektur AMD Venice

• AMD untuk pertama kalinya mengadopsi teknologi advanced packaging, menghubungkan CCD dan die I/O dengan link jarak pendek berkecepatan tinggi
• Karena tambahan shoreline untuk link CCD, hub I/O pusat dipisah menjadi 2 die, menimbulkan domain NUMA tambahan di antara kedua sisi chip
• 16 kanal memori (naik dari 12 kanal pada Genoa), dengan memori multipleks MRDIMM-12800 menghadirkan bandwidth 1,64TB/s (2,67x dibanding Turin)
• Penerapan mesh network di dalam CCD: 32 core Zen6c disusun dalam kisi 4x8, menggunakan proses TSMC N2
• Total 256 core dengan 8 CCD, naik 1/3 dibanding 192 core Turin-Dense
• Seluruh 4MB cache L3 per core dialokasikan untuk Zen6c (Zen5c sebelumnya hanya setengah), area cache 128MB per CCD
• SKU "-F" ber-core rendah dan ber-clock tinggi untuk AI head node: memanfaatkan 12-core Zen6 CCD untuk desktop/mobile, hingga 96 core
• 8 IPD (Integrated Passive Device) kecil di dekat antarmuka DDR5 di samping die I/O menstabilkan pasokan daya

• Kinerja Venice dan instruksi baru

  • Model tertinggi 256 core mencatat lebih dari 1,7x performa per watt pada SPECrate®2017_int_base dibanding Turin 192 core
  • Peningkatan IPC (Instructions per Clock) yang tinggi pada mikroarsitektur Zen 6
  • Instruksi tipe data AI baru: AVX512_FP16, AVX_VVNI_INT8, AVX512_BMM (bit matrix multiplication)
    • BMM: menyimpan matriks biner 16x16 di register FPU, melakukan akumulasi BMM dengan operasi OR dan XOR
    • Efisien untuk simulasi Verilog dan sejenisnya, tetapi diperkirakan adopsinya terbatas untuk LLM karena presisinya kurang
  • Saat AMD Turin 96 core sudah setara dengan Intel Granite Rapids 128 core, kesenjangan kinerja antara Venice dan Diamond Rapids diperkirakan akan makin melebar
  • Sementara Intel membatalkan prosesor 8 kanal, AMD memperkenalkan platform Venice SP8 8-kanal yang baru, sebagai penerus EPYC 8004 Siena dengan hingga 128 core Zen 6c
    • Pangsa AMD diperkirakan akan meluas di pasar enterprise, yang selama ini menjadi area kekuatan tradisional Intel

NVIDIA Grace dan Vera

• CPU Grace

  • Dirancang untuk GPU head node dan memori GPU yang diperluas, dengan NVLink-C2C (900GB/s dua arah) sehingga GPU dapat mengakses memori CPU dengan bandwidth penuh
  • Mengadopsi memori LPDDR5X kelas mobile, bandwidth 500GB/s dengan bus memori 512-bit, hingga 480GB per CPU
  • 72 core ARM Neoverse V2 (aktif dari 76), mesh 6x7, cache L3 117MB
  • Bandwidth bisection dua arah 3,2TB/s pada mesh network, dioptimalkan untuk aliran data
  • Bottleneck mikroarsitektur: jika Branch Target Buffer melebihi 24 region, performa turun tajam; jika melebihi 32 region, terjadi flush penuh buffer 64MB
    • Menyebabkan penurunan performa 50% pada kode HPC yang tidak dioptimalkan, dan juga memengaruhi workload AI di GB200/GB300

• CPU Vera (2026)

  • Untuk platform Rubin, bandwidth C2C 1,8TB/s meningkat 2x
  • Memori 1,5TB dan bandwidth 1,2TB/s dengan 8 modul SOCAMM 128-bit
  • 91 core (88 aktif) pada mesh 7x13, cache L3 162MB
  • Packaging CoWoS-R: 1 compute die ukuran reticle 3nm + 4 die memori LPDDR5 + 1 die IO PCIe6/CXL3 (total 6 die)
  • Kembali ke core Olympus rancangan internal untuk lepas dari bottleneck performa core Neoverse
    • 88 core/176 thread (mendukung SMT), ARMv9.2, FPU 6x port 128b (naik dari 4 pada Neoverse V2)
    • Mendukung operasi ARM SVE2 FP8, cache L2 2MB per core (2x dibanding Grace)
    • Secara keseluruhan peningkatan performa 2x

AWS Graviton5

• AWS adalah hyperscaler pertama yang berhasil menerapkan CPU buatannya sendiri di cloud, melalui akuisisi Annapurna Labs dan pemanfaatan ARM Neoverse CSS
• Graviton2: mendorong migrasi ke ARM lewat diskon besar pada masa boom COVID, 64 core Neoverse N1
• Graviton3: memakai Neoverse V1 dengan performa floating-point per core 2x, desain chiplet EMIB, serta mengadopsi DDR5 dan PCIe5 setahun lebih cepat daripada AMD dan Intel
• Graviton4: 96 core Neoverse V2, memori 12 kanal, PCIe5 96 lane, dukungan dual-socket
• Graviton5 (preview Desember 2025): 192 core Neoverse V3, TSMC 3nm, 172 miliar transistor
  • Cache L3 192MB (naik tajam dari 36MB pada Graviton4), DDR5-8800 12 kanal
  • Upgrade ke PCIe6, tetapi jumlah lane turun dari 96 menjadi 64 (optimasi biaya untuk lane yang tidak terpakai)
  • Mesh 8x12, 2 core berbagi mesh stop, dibagi ke beberapa compute die dan mengadopsi strategi packaging baru
• AWS secara internal memakai ribuan CPU Graviton untuk CI/CD dan EDA, lalu memanfaatkannya dalam desain Graviton, Trainium, dan Nitro generasi berikutnya (dogfooding internal)
• Akselerator Trainium3 menggunakan CPU Graviton sebagai head node (1 CPU : 4 XPU)

Microsoft Cobalt 200

• Penerus Cobalt 100 (2023, 128 core Neoverse N2), dirilis pada akhir 2025
• 132 core Neoverse V3, cache L2 3MB per core, 2 compute die TSMC 3nm
• Mesh 8x8 per die, 72 core dicetak/66 core aktif, cache L3 192MB, DDR5 6 kanal, PCIe6 64 lane
• Peningkatan performa 50% dibanding Cobalt 100
• Khusus untuk layanan komputasi CPU general-purpose Azure, tidak digunakan untuk AI head node (Microsoft Maia 200 mengadopsi Intel Granite Rapids)

Google Axion C4A, N4A

• Diumumkan pada 2024 dan GA pada 2025, menandai masuknya Google ke pasar CPU custom silicon GCP
• Axion C4A: hingga 72 core Neoverse V2, DDR5 8 kanal, PCIe5, die 5nm monolitik (81 core dicetak, mesh 9x9)
  • Diperkirakan dirancang dengan die 3nm baru untuk instance bare-metal 96 core yang dipreview pada akhir 2025
• Axion N4A: untuk scale-out yang efisien biaya, 64 core Neoverse N3, desain full-custom TSMC 3nm
• Google sedang memigrasikan infrastruktur internalnya (Gmail, YouTube, Google Play, dll.) ke ARM, dan berencana menempatkan Axion juga pada head node klaster TPU di masa depan

Ampere Computing dan akuisisi SoftBank

• Pelopor merchant ARM silicon dengan kemitraan bersama Oracle, menantang dominasi x86 lewat Altra (80 core) dan Altra Max (128 core)
  • Core Neoverse N1, mesh interconnect internal (klaster 4 core), DDR4 8 kanal, 128 lane PCIe4, die tunggal TSMC 7nm
• AmpereOne: proses 5nm, 192 core, chiplet I/O terpisah (DDR5·PCIe), desain MCM tanpa perlu interposer
  • Core ARM kustom (dioptimalkan untuk kepadatan core) + cache L2 2MB (meredakan masalah noisy neighbor)
  • Rencana varian lewat reuse chiplet, seperti AmpereOne-M 12 kanal dan AmpereOne-MX 256 core 3nm
• Diakuisisi SoftBank pada 2025 seharga US$6,5 miliar, untuk mengamankan tenaga perancang CPU bagi venture Stargate
• Penyebab kegagalan Ampere:
  • Generasi Altra dirilis terlalu dini ketika software native ARM belum matang
  • AmpereOne baru tersedia pada paruh kedua 2024 setelah banyak penundaan, saat CPU ARM hyperscaler sudah mulai matang dan AMD sudah menawarkan 192 core dengan performa per core 3~4x lebih tinggi
  • Pembelian CPU Ampere oleh Oracle anjlok tajam: FY2023 US$48 juta → FY2024 US$3 juta → FY2025 US$3,7 juta

ARM Phoenix

• ARM akan masuk ke bisnis desain dan penjualan CPU pusat data penuh pada 2026, bersaing langsung dengan pelanggan lisensi Neoverse CSS yang ada
• Hingga saat ini, lebih dari 1 miliar core Neoverse telah diterapkan pada CPU dan DPU pusat data, dengan 21 lisensi CSS untuk 12 perusahaan
• Pendapatan royalti pusat data tumbuh lebih dari 2x dibanding tahun sebelumnya, dan dalam beberapa tahun ke depan CSS diperkirakan akan menyumbang lebih dari 50% pendapatan royalti
• Phoenix: 128 core Neoverse V3, ARM CMN mesh, 2 die half-reticle TSMC 3nm
  • 12-channel DDR5(8400MT/s), 96 lane PCIe Gen 6, TDP dapat dikonfigurasi 250~350W
  • Pelanggan pertama adalah Meta, sementara OpenAI(venture Stargate/SoftBank) dan Cloudflare juga menjadi kandidat pelanggan
  • Dengan Accelerator Enablement Kit berbasis PCIe6, XPU dapat dihubungkan ke memori bersama koheren

Huawei Kunpeng

• Kunpeng 920 dan 920B

  • Generasi awal(Hi1610~Kunpeng 916): ARM Cortex A57→A72, TSMC 16nm
  • Kunpeng 920(2019): TaiShan V110 kustom 64 core, 2 compute die TSMC 7nm, packaging CoWoS-S (penerapan CoWoS-S pertama pada CPU)
    • DDR4 8-channel, 40 lane PCIe4, dual 100GbE terintegrasi
    • Pasokan TSMC terputus akibat sanksi AS, Kunpeng 930 generasi berikutnya tidak dirilis
  • Kunpeng 920B(2024): core TaiShan V120 dengan dukungan SMT, 10 cluster 4-core per die (total 80 core/160 thread)
    • DDR5 8-channel, die I/O dipisahkan, didesain ulang dengan proses SMIC N+2 (jeda 5 tahun)

• Kunpeng 950 (2026)

  • 192 core LinxiCore baru (mendukung SMT), versi kecil 96 core juga diproduksi
  • Konfigurasi rack TaiShan 950 SuperPoD: 16 server dual-socket, hingga 48TB DDR5 (diperkirakan 12-channel)
  • Kinerja database OLTP meningkat 2,9x dibanding Kunpeng 920B (berbasis GaussDB Multi-Write)
  • Dijadwalkan diadopsi oleh server database Oracle Exadata dan sektor keuangan Tiongkok
  • Diperkirakan diproduksi dengan proses SMIC N+3

• Kunpeng 960 (roadmap 2028)

  • Versi performa tinggi: 96 core/192 thread, untuk AI head node dan database, performa per core meningkat lebih dari 50%
  • Versi densitas tinggi: lebih dari 256 core untuk virtualisasi dan cloud
  • Diperkirakan akan meraih pangsa yang signifikan di pasar CPU hyperscaler Tiongkok